硬件加速在哪
随着芯片复杂度的提高，验证测试变得越来越重要，对芯片最显著的改进不仅在设计流程中产生，也在芯片调试和验证流程中反复进行着。
同时，随着现代大规模集成电路设计密度越来越高，更加快速、有效地进行设计验证成为极大的考验。
对于设计工程师而言，有关芯片功能和性能方面的综合数据是关键信息。他们通常会根据设计规范预先假设出芯片各项性能的大致参数范围，提交给验证测试人员，通过验证测试分析后，得出比较真实的性能参数范围或者特定值；设计工程师再根据这些值进行分析并调整设计，使芯片的性能参数达到符合设计规范的范围。
为了保证最终得到的芯片设计符合设计要求，IC设计公司不得不在验证阶段投入大量资源，验证测试便成为一种使合格产品产量最大、次品减至最低的方式。
一般来说，IC设计仿真有三种方式：软件仿真、FPGA仿真和硬件加速仿真。
软件仿真的特点是调试方便，但是速度慢，目前基本在kHz级别。
FPGA仿真的速度较快，价格也相对便宜，但是测试中可见程度差，工程师不容易看出哪里出了问题，还要花很多时间Debug。
硬件仿真加速器不仅速度快、容量大，也可进行调试，不过产品价格是三种方式中最昂贵的。但是，随着设计验证重要性的提升以及IC复杂度的提高，硬件仿真加速器展现出越来越高的重要性。
基于此，目前三家主流EDA厂商均推出了相应的硬件加速器来满足市场日益增长的需求。
1. Cadence的Palladium系列：
“它作为独立的加速器平台，内部包括有数量巨大的简单处理器，而每一块处理器又可以来仿真一小块设计的逻辑部分，并且将运算结果在它们之间传递。看起来，这些处理器每一个的运算速度都要低于我们的桌面处理器，但是由于我们通过成千上万个小的处理器并行工作，这使得实际的运算结果要大大高于独立处理器的表现， 同时，这些独立的小型处理器也支持透明化的调试方式。”
目前，Cadence推出最新的企业级硬件仿真加速平台：Palladium Z1，据介绍，Palladium Z1平台最多能同时处理2304个并行作业，容量可扩展到92亿门，而在其他的能力表现方面，Palladium Z1可以带来超过5倍的仿真吞吐量，平均工作负载效率较直接竞争对手提升2.5倍；Palladium Z1可以为用户带来更低的总体拥有成本（TCO），无论是占地面积还是容量密度，亦或是功率密度，都叫前代产品有着显著的提升；
2. Synopsys Zebu系列：
“Zebu是直接采用FPGA，而且通过技术也将透明的可调式电路技术和其它特性实现到FPGA中，多个FPGA进一步来组成完整的芯片功能”。ZeBu Server-3提供了业界最大的设计容量，以基于高密度28纳米(nm)FPGA技术的高度可扩展架构，支持最大为三十亿门的芯片设计。
Features：
· Design capacity: Scalable to 3 billion ASIC gates;
· Multiple users: Up to 49 users in a single configuration
· High performance test environment: High bandwidth, low-latency connectivity to host for streaming transactors, software checkers, assertion output, and waveform generation
· Rapid setup: Completely automated compiler, starting from SoC RTL, requiring no RTL modifications
· zFAST: ZeBu Fast Synthesis for high speed, parallel, incremental synthesis with memory inference
· Memory compiler: Supports an unlimited number of ports, scriptable for easy ASIC library conversion
· Comprehensive debug: Run-time access to any signal without recompilation; interactive combinational signal software reconstruction leveraging Verdi integration, FSDB waveforms for high speed debug and software-based checkers; synthesizable SystemVerilog Assertion (SVA) support, and the ability to setup a deterministic environment that can rewind to any desired time-point in multi-billion cycle tests and allow you to reproduce a test sequence leading to any identified bug.
· Third-party verification and system-level tool integration: co-simulation with commercial HDL simulators and virtual platforms, integration with software development environments
3. Mentor Veloce系列：
“Mentor的veloce硬件加速器中最基本的单元是定制的Crystal晶片，该晶片基于LUT结构，将RTL/netlist编译为对应的硬件电路，从而在硬件电路层次上面实现加速”。Mentor于2012年正式宣布其Veloce2产品系列，该系列产品的核心是明导自主研发的Crystal2芯片。在宣布veloce2的同时，Mentor已经开始研发第三代Veloce的核心芯片Crystal3，每一代的核心芯片，都在性能，速度，集成度上面有质的飞跃。
目前，Mentor Veloce2最具代表的产品为Double Maximus，最大容量可达到2Billion Gates，同时在线支持最大128个用户，物理IO数目可达到19200，配以Mentor多种App来满足丰富多样的市场。
Features and Benefits：
·Improves end product quality by increasing the total verification cycles on the design before committing to silicon prototypes.
·Reduces silicon spins due to functional problems by enabling full-system integration testing before first silicon.
·Moves software off the project’s critical path by allowing debugging on emulated hardware early in the design process.
·Improves ROI by becoming the verification hub for simulation and emulation of SoC designs.
Scalable verification platforms with capacities from 16 million to 2 billion gates.
·Full-system integration testing before first silicon.
·Complementary software and application solutions.
·Common configuration and debug software across the Veloce family.
·Simulator-like debug environment and 100% internal DUT visibility.
·Network accessible, multi-user systems.
无论是硬件功能验证还是嵌入式软件的测试，如果借助纯软件仿真器的方法，其验证周期都会非常漫长。同时，对于特别是期望验证真实的应用环境数据（如通信、图像等），在软件仿真环境下的验证时间、效果都是难以接受的。当前行业采用硬件加速或仿真器方法已经成为行业在解决SoC验证难度的重要技术手段，而传统的FPGA原型验证方法则没有获得明显进展。
作者：北音执念
Mail：icsmallhouse@163.com
原创声明：原创文章，禁止转载。如需转载请联系IC小馆获得许可!
